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08_clk.zip

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上传者:H2z1220

更新日期:2024-09-03

Linux学习笔记12-主频和时钟配置实验程序

资源文件列表(大概)

文件名

大小

08_clk/

08_clk/Makefile

1.31KB

08_clk/bsp/

08_clk/bsp/beep/

08_clk/bsp/beep/bsp_beep.c

1.47KB

08_clk/bsp/beep/bsp_beep.h

538B

08_clk/bsp/clk/

08_clk/bsp/clk/bsp_clk.c

4.16KB

08_clk/bsp/clk/bsp_clk.h

139B

08_clk/bsp/delay/

08_clk/bsp/delay/bsp_delay.c

458B

08_clk/bsp/delay/bsp_delay.h

132B

08_clk/bsp/gpio/

08_clk/bsp/gpio/bsp_gpio.c

1.24KB

08_clk/bsp/gpio/bsp_gpio.h

680B

08_clk/bsp/key/

08_clk/bsp/key/bsp_key.c

1.33KB

08_clk/bsp/key/bsp_key.h

230B

08_clk/bsp/led/

08_clk/bsp/led/bsp_led.c

1.13KB

08_clk/bsp/led/bsp_led.h

163B

08_clk/clk.bin

837B

08_clk/clk.dis

13.75KB

08_clk/clk.elf

66.35KB

08_clk/imx6ul/

08_clk/imx6ul/MCIMX6Y2.h

3.29MB

08_clk/imx6ul/cc.h

771B

08_clk/imx6ul/fsl_common.h

7.52KB

08_clk/imx6ul/fsl_iomuxc.h

113.8KB

08_clk/imx6ul/imx6ul.h

134B

08_clk/imx6ul.lds

240B

08_clk/imxdownload2

16.99KB

08_clk/load.img

4.82KB

08_clk/load.imx

3.82KB

08_clk/obj/

08_clk/obj/bsp_beep.o

936B

08_clk/obj/bsp_clk.o

1.04KB

08_clk/obj/bsp_delay.o

904B

08_clk/obj/bsp_gpio.o

964B

08_clk/obj/bsp_key.o

1.2KB

08_clk/obj/bsp_led.o

932B

08_clk/obj/main.o

1.28KB

08_clk/obj/start.o

708B

08_clk/project/

08_clk/project/main.c

869B

08_clk/project/start.S

766B

资源内容介绍

Linux学习笔记12---主频和时钟配置实验程序

#include "bsp_clk.h"/* * @description: 使能I.MX6U所有外设时钟 * @param : 无 * @return : 无 */void clk_enable(void){CCM->CCGR0 = 0XFFFFFFFF;CCM->CCGR1 = 0XFFFFFFFF;CCM->CCGR2 = 0XFFFFFFFF;CCM->CCGR3 = 0XFFFFFFFF;CCM->CCGR4 = 0XFFFFFFFF;CCM->CCGR5 = 0XFFFFFFFF;CCM->CCGR6 = 0XFFFFFFFF;}/* * @description: 初始化系统时钟，设置系统时钟为792Mhz，并且设置PLL2和PLL3各个 PFD时钟,所有的时钟频率均按照I.MX6U官方手册推荐的值. * @param : 无 * @return : 无 */void imx6u_clkinit(void){unsigned int reg = 0;/* 1.1、判断当前ARM内核是使用的那个时钟源启动的，正常情况下ARM内核是由pll1_sw_clk驱动的，而 * pll1_sw_clk有两个来源：pll1_main_clk和tep_clk。 * 如果我们要让ARM内核跑到792M的话那必须选择pll1_main_clk作为pll1的时钟源。 * 如果我们要修改pll1_main_clk时钟的话就必须先将pll1_sw_clk从pll1_main_clk切换到step_clk, *当修改完pll1_main_clk以后在将pll1_sw_clk切换回pll1_main_clk。而step_clk的时钟源可以选择 * 板子上的24MHz晶振。 */if((((CCM->CCSR) >> 2) & 0x1 ) == 0) {CCM->CCSR &= ~(1 << 8);CCM->CCSR |= (1 << 2);}/* 1.2、设置pll1_main_clk为792MHz * 因为pll1_sw_clk进ARM内核的时候会被二分频！ * 配置CCM_ANLOG->PLL_ARM寄存器 * bit13: 1 使能时钟输出 * bit[6:0]: 66, 由公式：Fout = Fin * div_select / 2.0，792=24*div_select/2.0, * 得出：div_select= 66 */CCM_ANALOG->PLL_ARM = (1 << 13) | ((66 << 0) & 0X7F); CCM->CCSR &= ~(1 << 2);CCM->CACRR = 0;reg = CCM_ANALOG->PFD_528;reg &= ~(0X3F3F3F3F);reg |= 32<<24;/* PLL2_PFD3=528*18/32=297Mhz */reg |= 24<<16;/* PLL2_PFD2=528*18/24=396Mhz(DDR使用的时钟，最大400Mhz) */reg |= 16<<8;/* PLL2_PFD1=528*18/16=594Mhz */reg |= 27<<0;/* PLL2_PFD0=528*18/27=352Mhz */CCM_ANALOG->PFD_528=reg;reg = 0;reg = CCM_ANALOG->PFD_480;reg &= ~(0X3F3F3F3F);reg |= 19<<24;/* PLL3_PFD3=480*18/19=454.74Mhz */reg |= 17<<16;/* PLL3_PFD2=480*18/17=508.24Mhz */reg |= 16<<8;/* PLL3_PFD1=480*18/16=540Mhz*/reg |= 12<<0;/* PLL3_PFD0=480*18/12=720Mhz */CCM_ANALOG->PFD_480=reg;CCM->CBCMR &= ~(3 << 18); CCM->CBCMR |= (1 << 18);CCM->CBCDR &= ~(1 << 25);while(CCM->CDHIPR & (1 << 5));/* 修改AHB_PODF位的时候需要先禁止AHB_CLK_ROOT的输出，但是 * 我没有找到关闭AHB_CLK_ROOT输出的的寄存器，所以就没法设置。 * 下面设置AHB_PODF的代码仅供学习参考不能直接拿来使用！！ * 内部boot rom将AHB_PODF设置为了3分频，即使我们不设置AHB_PODF， * AHB_ROOT_CLK也依旧等于396/3=132Mhz。 */#if 0CCM->CBCDR &= ~(7 << 10);CCM->CBCDR |= 2 << 10;while(CCM->CDHIPR & (1 << 1));#endifCCM->CBCDR &= ~(3 << 8);CCM->CBCDR |= 1 << 8;CCM->CSCMR1 &= ~(1 << 6);CCM->CSCMR1 &= ~(7 << 0);}

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