充值积分
下载资源行业研究资源详情
verilog-wishbone-master.zip
大小:101.09KB
价格:35积分
下载量:0
评分:
5.0
上传者:2303_79702261
更新日期:2024-09-24

verilog-wishbone-master.zip

资源文件列表(大概)

文件名
大小
verilog-wishbone-master/
-
verilog-wishbone-master/.gitignore
33B
verilog-wishbone-master/.travis.yml
443B
verilog-wishbone-master/AUTHORS
40B
verilog-wishbone-master/COPYING
1.04KB
verilog-wishbone-master/README
9B
verilog-wishbone-master/README.md
3.14KB
verilog-wishbone-master/rtl/
-
verilog-wishbone-master/rtl/arbiter.v
4.87KB
verilog-wishbone-master/rtl/axis_wb_master.v
21.63KB
verilog-wishbone-master/rtl/priority_encoder.v
3.13KB
verilog-wishbone-master/rtl/wb_adapter.v
14.17KB
verilog-wishbone-master/rtl/wb_arbiter.py
5.95KB
verilog-wishbone-master/rtl/wb_arbiter_2.v
5.49KB
verilog-wishbone-master/rtl/wb_async_reg.v
7.61KB
verilog-wishbone-master/rtl/wb_dp_ram.v
4.7KB
verilog-wishbone-master/rtl/wb_mux.py
5.82KB
verilog-wishbone-master/rtl/wb_mux_2.v
5.31KB
verilog-wishbone-master/rtl/wb_ram.v
3.34KB
verilog-wishbone-master/rtl/wb_reg.v
4.86KB
verilog-wishbone-master/tb/
-
verilog-wishbone-master/tb/axis_ep.py
17.2KB
verilog-wishbone-master/tb/test_arbiter.py
4.24KB
verilog-wishbone-master/tb/test_arbiter.v
2.21KB
verilog-wishbone-master/tb/test_arbiter_rr.py
5.53KB
verilog-wishbone-master/tb/test_arbiter_rr.v
2.22KB
verilog-wishbone-master/tb/test_axis_wb_master_8_32.py
10.58KB
verilog-wishbone-master/tb/test_axis_wb_master_8_32.v
4.1KB
verilog-wishbone-master/tb/test_axis_wb_master_8_32_16.py
10.63KB
verilog-wishbone-master/tb/test_axis_wb_master_8_32_16.v
4.09KB
verilog-wishbone-master/tb/test_axis_wb_master_8_32_imp.py
10.41KB
verilog-wishbone-master/tb/test_axis_wb_master_8_32_imp.v
4.11KB
verilog-wishbone-master/tb/test_priority_encoder.py
3.27KB
verilog-wishbone-master/tb/test_priority_encoder.v
2.01KB
verilog-wishbone-master/tb/test_wb.py
8.05KB
verilog-wishbone-master/tb/test_wb_16.py
8.05KB
verilog-wishbone-master/tb/test_wb_adapter_16_32.py
6.6KB
verilog-wishbone-master/tb/test_wb_adapter_16_32.v
3.27KB
verilog-wishbone-master/tb/test_wb_adapter_32_16.py
6.6KB
verilog-wishbone-master/tb/test_wb_adapter_32_16.v
3.27KB
verilog-wishbone-master/tb/test_wb_adapter_32_8.py
6.6KB
verilog-wishbone-master/tb/test_wb_adapter_32_8.v
3.26KB
verilog-wishbone-master/tb/test_wb_adapter_8_32.py
6.6KB
verilog-wishbone-master/tb/test_wb_adapter_8_32.v
3.26KB
verilog-wishbone-master/tb/test_wb_arbiter_2.py
8.45KB
verilog-wishbone-master/tb/test_wb_arbiter_2.v
4.02KB
verilog-wishbone-master/tb/test_wb_async_reg.py
6.87KB
verilog-wishbone-master/tb/test_wb_async_reg.v
3.22KB
verilog-wishbone-master/tb/test_wb_dp_ram.py
7.37KB
verilog-wishbone-master/tb/test_wb_dp_ram.v
2.77KB
verilog-wishbone-master/tb/test_wb_mux_2.py
7.42KB
verilog-wishbone-master/tb/test_wb_mux_2.v
4.38KB
verilog-wishbone-master/tb/test_wb_ram.py
4.17KB
verilog-wishbone-master/tb/test_wb_ram.v
2.1KB
verilog-wishbone-master/tb/test_wb_ram_model.py
7.45KB
verilog-wishbone-master/tb/test_wb_reg.py
6.48KB
verilog-wishbone-master/tb/test_wb_reg.v
3.05KB
verilog-wishbone-master/tb/wb.py
14.99KB

资源内容介绍

verilog-wishbone-master.zip
# Verilog Wishbone Components ReadmeFor more information and updates: http://alexforencich.com/wiki/en/verilog/wishbone/startGitHub repository: https://github.com/alexforencich/verilog-wishbone## IntroductionCollection of Wishbone bus components. Most components are fullyparametrizable in interface widths. Includes full MyHDL testbench withintelligent bus cosimulation endpoints.## Documentation### arbiter moduleGeneral-purpose parametrizable arbiter. Supports priority and round-robinarbitration. Supports blocking until request release or acknowledge. ### axis_wb_master moduleAXI Stream Wishbone master. Intended to be used to bridge a streamingor packet-based protocol (serial, ethernet, etc.) to a Wishbone bus.### priority_encoder moduleParametrizable priority encoder.### wb_adapter moduleWidth adapter module to bridge wishbone buses of differing widths. The moduleis parametrizable, but their are certain restrictions. First, the bus wordwidths must be identical (same data bus width per select line). Second, thebus widths must be related by an integer multiple (e.g. 2 words and 6 words,but not 4 words and 6 words).### wb_arbiter_N moduleParametrizable arbiter module to enable sharing between multiple masters.Can be generated with arbitrary port counts with wb_arbiter.py.### wb_async_reg moduleAsynchronous register module for clock domain crossing with parametrizabledata and address interface widths. Uses internal synchronization to passwishbone bus cycles across clock domain boundaries.### wb_dp_ram moduleDual-port, dual-clock RAM with parametrizable data and address interfacewidths.### wb_mux_N moduleWishbone multiplexer with parametrizable data and address interface widths.Can be generated with arbitrary port counts with wb_mux.py.### wb_ram moduleRAM with parametrizable data and address interface widths.### wb_reg moduleSynchronous register with parametrizable data and address interface widths.Registers all wishbone signals. Used to improve timing for long routes.### Source Files arbiter.v : General-purpose parametrizable arbiter axis_wb_master.v : AXI Stream Wishbone master priority_encoder.v : Parametrizable priority encoder wb_adapter.v : Parametrizable bus width adapter wb_arbiter.py : Arbiter generator wb_arbiter_2.py : 2 port WB arbiter wb_async_reg.v : Asynchronous register wb_dp_ram.v : Dual port RAM wb_mux.py : WB mux generator wb_mux_2.v : 2 port WB mux wb_ram.v : Single port RAM wb_reg.v : Register## TestingRunning the included testbenches requires MyHDL and Icarus Verilog. Make surethat myhdl.vpi is installed properly for cosimulation to work correctly. Thetestbenches can be run with a Python test runner like nose or py.test, or theindividual test scripts can be run with python directly.### Testbench Files tb/axis_ep.py : MyHDL AXI Stream endpoints tb/wb.py : MyHDL Wishbone master model and RAM model

用户评论 (0)

发表评论

captcha

相关资源

Xpadder_V6.0.zip

Xpadder_V6.0.zip

1.51MB28积分

帝国cms会员控制面板模板清爽蓝色版.zip

项目工程资源经过严格测试可直接运行成功且功能正常的情况才上传，可轻松copy复刻，拿到资料包后可轻松复现出一样的项目，本人系统开发经验充足（随意编程），有任何使用问题欢迎随时与我联系，我会及时为您解惑，提供帮助【资源内容】：项目具体内容可查看/点击本页面下方的*资源详情*，包含完整源码+工程文件+说明（若有）等。【若无VIP，此资源可私信获取】【本人专注IT领域】：有任何使用问题欢迎随时与我联系，我会及时解答，第一时间为您提供帮助【附带帮助】：若还需要相关开发工具、学习资料等，我会提供帮助，提供资料，鼓励学习进步【适合场景】：相关项目设计中，皆可应用在项目开发、毕业设计、课程设计、期末/期中/大作业、工程实训、大创等学科竞赛比赛、初期项目立项、学习/练手等方面中可借鉴此优质项目实现复刻，也可基于此项目来扩展开发出更多功能#注1. 本资源仅用于开源学习和技术交流。不可商用等，一切后果由使用者承担2. 部分字体及插图等来自网络，若是侵权请联系删除，本人不对所涉及的版权问题或内容负法律责任。收取的费用仅用于整理和收集资料耗费时间的酬劳3. 积分资源不提供使用问题指导/解答

389.39KB46积分

帝国CMS会员中心模板墨绿风格.zip

项目工程资源经过严格测试可直接运行成功且功能正常的情况才上传，可轻松copy复刻，拿到资料包后可轻松复现出一样的项目，本人系统开发经验充足（随意编程），有任何使用问题欢迎随时与我联系，我会及时为您解惑，提供帮助【资源内容】：项目具体内容可查看/点击本页面下方的*资源详情*，包含完整源码+工程文件+说明（若有）等。【若无VIP，此资源可私信获取】【本人专注IT领域】：有任何使用问题欢迎随时与我联系，我会及时解答，第一时间为您提供帮助【附带帮助】：若还需要相关开发工具、学习资料等，我会提供帮助，提供资料，鼓励学习进步【适合场景】：相关项目设计中，皆可应用在项目开发、毕业设计、课程设计、期末/期中/大作业、工程实训、大创等学科竞赛比赛、初期项目立项、学习/练手等方面中可借鉴此优质项目实现复刻，也可基于此项目来扩展开发出更多功能#注1. 本资源仅用于开源学习和技术交流。不可商用等，一切后果由使用者承担2. 部分字体及插图等来自网络，若是侵权请联系删除，本人不对所涉及的版权问题或内容负法律责任。收取的费用仅用于整理和收集资料耗费时间的酬劳3. 积分资源不提供使用问题指导/解答

1.15MB23积分

帝国CMS模板7.0会员控制面板模板GBK,UTF8双版本.zip

项目工程资源经过严格测试可直接运行成功且功能正常的情况才上传，可轻松copy复刻，拿到资料包后可轻松复现出一样的项目，本人系统开发经验充足（随意编程），有任何使用问题欢迎随时与我联系，我会及时为您解惑，提供帮助【资源内容】：项目具体内容可查看/点击本页面下方的*资源详情*，包含完整源码+工程文件+说明（若有）等。【若无VIP，此资源可私信获取】【本人专注IT领域】：有任何使用问题欢迎随时与我联系，我会及时解答，第一时间为您提供帮助【附带帮助】：若还需要相关开发工具、学习资料等，我会提供帮助，提供资料，鼓励学习进步【适合场景】：相关项目设计中，皆可应用在项目开发、毕业设计、课程设计、期末/期中/大作业、工程实训、大创等学科竞赛比赛、初期项目立项、学习/练手等方面中可借鉴此优质项目实现复刻，也可基于此项目来扩展开发出更多功能#注1. 本资源仅用于开源学习和技术交流。不可商用等，一切后果由使用者承担2. 部分字体及插图等来自网络，若是侵权请联系删除，本人不对所涉及的版权问题或内容负法律责任。收取的费用仅用于整理和收集资料耗费时间的酬劳3. 积分资源不提供使用问题指导/解答

1MB20积分